2D ibrido

Jul 07, 2023

Natura volume 618, pagine 57–62 (2023) Citare questo articolo

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Sfruttare le eccellenti proprietà elettroniche dei materiali bidimensionali (2D) per fabbricare circuiti elettronici avanzati è uno degli obiettivi principali dell'industria dei semiconduttori1,2. Tuttavia, la maggior parte degli studi in questo campo si sono limitati alla fabbricazione e alla caratterizzazione di dispositivi isolati di grandi dimensioni (più di 1 µm2) su substrati SiO2–Si non funzionali. Alcuni studi hanno integrato il grafene monostrato su microchip di silicio come interconnessione3 di ampia area (più di 500 µm2) e come canale di transistor di grandi dimensioni (circa 16,5 µm2) (rif. 4,5), ma in tutti i casi la densità di integrazione era bassa , non è stato dimostrato alcun calcolo e la manipolazione dei materiali 2D monostrato è stata impegnativa perché i fori di spillo e le crepe native durante il trasferimento aumentano la variabilità e riducono la resa. Qui presentiamo la fabbricazione di microchip ibridi 2D-CMOS ad alta densità di integrazione per applicazioni memristive: CMOS sta per semiconduttore-ossido-metallo complementare. Trasferiamo un foglio di nitruro di boro esagonale multistrato sulle interconnessioni back-end-of-line di microchip di silicio contenenti transistor CMOS del nodo da 180 nm e finalizziamo i circuiti modellando gli elettrodi superiori e le interconnessioni. I transistor CMOS forniscono un controllo eccezionale sulle correnti attraverso i memristor esagonali in nitruro di boro, che ci consente di raggiungere durate di circa 5 milioni di cicli in memristor piccoli fino a 0,053 µm2. Dimostriamo il calcolo in memoria costruendo porte logiche e misuriamo segnali di plasticità dipendenti dai tempi di picco adatti per l'implementazione di reti neurali a spillo. Le elevate prestazioni e il livello di preparazione tecnologica relativamente elevato raggiunti rappresentano un notevole progresso verso l'integrazione di materiali 2D in prodotti microelettronici e applicazioni memristive.

I nostri microchip di silicio da 2 cm × 2 cm sono stati progettati mediante il software Synopsys e fabbricati in un wafer di silicio da 200 mm in una camera bianca industriale utilizzando un nodo con tecnologia CMOS da 180 nm (Fig. 1a e Extended Data Fig. 1). I circuiti fabbricati in questo studio sono costituiti da array di barre trasversali 5 × 5 di celle con un transistor e un memristor (1T1M, Fig. 1b, c e Figura 1 supplementare), sebbene alcuni memristor autonomi e transistor CMOS siano stati fabbricati come riferimento (Supplementare Figura 2). I microchip sono stati progettati per integrare i memristor nelle interconnessioni back-end-of-line (BEOL); cioè sono stati terminati in corrispondenza dell'ultimo strato di metallizzazione (il quarto nel nostro wafer) e sono stati lasciati senza passivazione. Pertanto, l'ossido di silicio cresce naturalmente sui wafer quando vengono estratti dalla camera bianca industriale (Fig. 1d), che può essere facilmente inciso via per esporre le vie di tungsteno (Fig. 1e e Figura 3 supplementare). Quindi, un foglio di nitruro di boro esagonale (h-BN) dello spessore di circa 18 strati (cioè circa 6 nm), cresciuto su un substrato di Cu mediante deposizione chimica da fase vapore (CVD), è stato trasferito sui microchip (Fig. 1f) utilizzando un processo a bassa temperatura (Metodi). Infine, l'h-BN sui cuscinetti di contatto è stato inciso e gli elettrodi superiori realizzati con materiali diversi (ovvero Au-Ti, Au o Ag) sono stati modellati e depositati sull'h-BN per finalizzare i circuiti (Fig. 1g) .

a, Fotografia dei microchip da 2 cm × 2 cm contenenti i circuiti CMOS. b,c, Immagini al microscopio ottico di una parte del microchip contenente una matrice di barre trasversali 5 × 5 di cellule 1T1 M, come ricevute (b) e dopo la fabbricazione (c). La dimensione dei cuscinetti quadrati è 50 μm × 50 μm. d – f, mappe topografiche raccolte con microscopia a forza atomica delle vie negli array di traverse 5 × 5 sui wafer ricevuti (d), dopo l'attacco con ossido nativo (e) e dopo il trasferimento del foglio h-BN (f ). g, Immagine al microscopio ottico di una matrice di barre trasversali 5 × 5 finita di 1T1M, ovvero dopo il trasferimento di h-BN e la deposizione degli elettrodi superiori. h, Immagine al microscopio elettronico a trasmissione con scansione in sezione trasversale anulare in campo scuro ad alto angolo di una cella 1T1M nella matrice di barre trasversali. L'inserto, che è 20 nm × 16 nm, mostra un'immagine TEM in sezione trasversale del memristor Au-Ti-h-BN-W sul via; si può vedere la corretta struttura stratificata di h-BN. Barre di scala, d – f, 10 μm; g, 25 μm; h, 600 nm.